МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” / Лабораторна робота №2 з дисципліни "Основи проектування цифрових засобів на ПЛІС"  Тема: Розробка спеціалізованого перемножувача. Мета: Проектування та перевірка роботи перемножувача двійкових чисел та спеціалізованого перемножувача на константу. На цій схемі зображені всі модулі у такому порядку: перемножувач цілих чисел з послідовним додаванням часткових добутків, перемножувач цілих чисел з паралельним додаванням часткових добутків, перемножувач цілих чисел реалізований генератором ядер, оптимізований перемножувач на константу, неоптимізований перемножувач на константу, перемножувач на константу реалізований генератором ядер. Наступні два малюнки – це функціональна та технологічна схема початкової схеми. / Рис. 1. Реалізована схема. / Рис. 2. Функціональна схема. / Рис. 3. Технологічна схема. / Рис. 4. Вхідні сигнали. Частина №1 Перемножувач цілих чисел з послідовним додаванням часткових добутків. Module1.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity Module1 is Port ( GVV_A : in STD_LOGIC_VECTOR (7 downto 0); GVV_B : in STD_LOGIC_VECTOR (7 downto 0); GVV_PROD : out STD_LOGIC_VECTOR (15 downto 0)); end Module1; architecture Behavioral of Module1 is constant WIDTH: integer:=8; signal gvv_ua, gvv_bv0, gvv_bv1, gvv_bv2, gvv_bv3, gvv_bv4, gvv_bv5, gvv_bv6, gvv_bv7 : unsigned (WIDTH - 1 downto 0); signal gvv_p, gvv_p0, gvv_p1, gvv_p2, gvv_p3, gvv_p4, gvv_p5, gvv_p6, gvv_p7 : unsigned (2*WIDTH - 1 downto 0); begin gvv_ua <= unsigned (GVV_A); gvv_bv0 <= (others => GVV_B(0)); gvv_bv1 <= (others => GVV_B(1)); gvv_bv2 <= (others => GVV_B(2)); gvv_bv3 <= (others => GVV_B(3)); gvv_bv4 <= (others => GVV_B(4)); gvv_bv5 <= (others => GVV_B(5)); gvv_bv6 <= (others => GVV_B(6)); gvv_bv7 <= (others => GVV_B(7)); gvv_p0 <= "00000000" & (gvv_bv0 and gvv_ua); gvv_p1 <= "0000000" & (gvv_bv1 and gvv_ua) & "0"; gvv_p2 <= "000000" & (gvv_bv2 and gvv_ua) & "00"; gvv_p3 <= "00000" & (gvv_bv3 and gvv_ua) & "000"; gvv_p4 <= "0000" & (gvv_bv4 and gvv_ua) & "0000"; gvv_p5 <= "000" & (gvv_bv5 and gvv_ua) & "00000"; gvv_p6 <= "00" & (gvv_bv6 and gvv_ua) & "000000"; gvv_p7 <= "0" & (gvv_bv7 and gvv_ua) & "0000000"; gvv_p <=((gvv_p0+gvv_p1)+(gvv_p2+gvv_p3))+((gvv_p4+gvv_p5)+(gvv_p6+gvv_p7)); GVV_PROD<= std_logic_vector (gvv_p); end Behavioral; / Рис. 5. Часова діаграма, послідовний перемножувач. Звіт для Module1 Synthesizing Unit <Module1>. Related source file is "D:/WebPack Xilinx/lab2/Module1.vhd". Found 16-bit adder for signal <gvv_p>. Found 16-bit adder for signal <gvv_p$addsub0000> created at line 64. Found 16-bit adder for signal <gvv_p$addsub0001> created at line 64. Found 16-bit adder for signal <gvv_p$addsub0002> created at line 64. Found 16-bit adder for signal <gvv_p$addsub0003> created at line 64. Found 16-bit adder for signal <gvv_p$addsub0004> created at line 64. Found 16-bit adder for signal <gvv_p$addsub0005> created at line 64. Summary: inferred 7 Adder/Subtractor(s). Unit <Module1> synthesized. ========================================================================= * Final Report * ========================================================================= Final Results RTL Top Level Output File Name : Module1.ngr Top Level Output File Name : Module1 Output Format : NGC Optimization Goal : Speed Keep Hierarchy : No Design Statistics # IOs : 32 Cell Usage : # BELS : 199 # GND : 1 # LUT1 : 5 # LUT2 : 37 # LUT3 : 1 # LUT4 : 46 # MULT_AND : 14 # MUXCY : 46 # XORCY : 49 # IO Bu...